1. 从“巨无霸”到“乐高积木”Chiplet为何成为芯片设计新范式如果你在最近几年关注过半导体行业的新闻一定对“Chiplet”这个词不陌生。它不再是实验室里的概念而是已经实实在在地出现在AMD的锐龙、霄龙处理器以及英特尔、苹果等巨头的产品路线图中。简单来说Chiplet芯粒是一种新的芯片设计方法它不再追求将所有功能都塞进一个巨大的、单一的硅片我们称之为SoC片上系统而是像搭乐高积木一样将不同功能、不同工艺制程的小芯片Chiplet通过先进的封装技术集成在一起最终形成一个高性能的“系统级芯片”。这背后是一个深刻的行业困境。过去几十年我们遵循着摩尔定律芯片上的晶体管密度每18-24个月翻一番性能也随之提升。但如今晶体管微缩的成本越来越高物理极限也日益逼近。制造一颗超大尺寸、集成了CPU、GPU、AI加速器、IO控制器等所有单元的先进制程比如3nm芯片不仅良率低得吓人成本更是天文数字。一颗芯片上哪怕只有一个微小的缺陷也可能导致整个价值不菲的硅片报废。Chiplet的思路就是“化整为零”把大芯片拆成几个功能明确的小芯片。CPU核心用最先进的3nm工艺来追求极致性能内存控制器、PCIe等对制程不那么敏感的IO部分则可以用成本更低的成熟工艺比如12nm或16nm来制造。最后通过封装技术把它们“粘”在一起。这样做每个小芯片的尺寸更小良率自然更高总体成本得以控制还能实现更灵活的产品组合。无论你是想了解前沿技术趋势的爱好者还是从事硬件设计、系统架构的工程师理解Chiplet都至关重要它正从根本上重塑芯片产业的游戏规则。2. Chiplet的核心设计哲学与架构拆解2.1 模块化与异构集成的精髓Chiplet设计的核心思想是“模块化”和“异构集成”。这不仅仅是物理上的拆分更是一种设计范式的转变。模块化意味着每个Chiplet都是一个功能完整、接口标准化的独立单元。比如一个计算Chiplet可能包含8个CPU核心及其缓存一个IO Chiplet则集成了DDR内存控制器和PCIe接口。这种设计带来了巨大的灵活性。芯片设计公司可以像从目录中挑选组件一样组合不同的Chiplet来快速打造面向不同市场的产品面向服务器的产品可以堆叠更多计算Chiplet和高速互连Chiplet面向轻薄笔记本的产品则可以选用能效更高的计算Chiplet和集成显卡的Chiplet。这极大地缩短了设计周期降低了研发成本。异构集成则是Chiplet的另一大魅力。它允许将采用不同半导体工艺、甚至来自不同晶圆厂Fab的芯片集成在同一个封装内。这是传统SoC无法做到的。例如我们可以将台积电3nm工艺制造的、追求极致性能的计算Chiplet与格罗方德12nm工艺制造的、成本优化且可靠性高的模拟/射频Chiplet以及可能来自三星的HBM高带宽内存堆叠在一起。这种“最佳工艺做最适合的事”的策略实现了性能、功耗、成本和功能的最优平衡。注意异构集成并非没有挑战。不同工艺制造的芯片其物理特性如热膨胀系数、电气特性如工作电压、信号电平都可能不同。将它们紧密封装在一起会带来复杂的热管理、信号完整性和电源完整性问题这比设计单一工艺的SoC要复杂得多。2.2 互连技术Chiplet的“神经系统”如果把Chiplet比作器官那么连接它们的互连技术就是血管和神经网络。这是Chiplet架构中最关键、技术壁垒最高的一环。互连的性能直接决定了整个芯片系统的表现。目前主流的互连技术分为两大阵营裸片到裸片Die-to-Die互连和基于中介层Interposer的互连。裸片到裸片互连通常指通过微凸块Micro-bump和再分布层RDL在封装基板上直接连接相邻的Chiplet。它的优势是成本相对较低设计灵活。AMD在Zen2、Zen3架构处理器中广泛使用的Infinity Fabric互连技术其封装内的部分就属于此类。它要求Chiplet之间的物理距离非常近以保证高速信号传输的完整性。基于中介层的互连则更为先进常见于2.5D和3D封装。2.5D封装中所有Chiplet被并排放置在一个硅中介层Silicon Interposer上。这个中介层内部有极其精密的布线线宽和间距可达微米级其连接密度和带宽远高于传统的有机封装基板。然后整个中介层再被封装到基板上。这种方法提供了超高的互连带宽和密度非常适合连接计算Chiplet和HBM这样的高带宽内存但成本也更高。台积电的CoWoSChip on Wafer on Substrate就是2.5D封装的代表。更进一步的3D封装则是将Chiplet在垂直方向上堆叠起来通过硅通孔TSV进行电气连接。这能实现极致的互连密度和更短的信号传输路径对于需要极高带宽和能效的场景如存算一体是终极解决方案但散热挑战也最为严峻。实操心得选择哪种互连方案是Chiplet设计初期最重要的决策之一。它需要在带宽、延迟、功耗、成本和封装复杂度之间做出艰难权衡。对于大多数高性能计算场景2.5D封装搭配硅中介层是目前平衡性能与成熟度的主流选择而对于追求极致集成度的移动或AI芯片3D封装则是未来的方向。3. Chiplet生态的关键支柱标准、设计与验证流程3.1 标准化接口打破藩篱的通用语言Chiplet要想像乐高一样被自由组合前提是所有“积木”必须使用相同的“接口标准”。如果没有统一的标准每个公司设计的Chiplet接口都不同就无法实现跨厂商、跨产品的互操作Chiplet的生态也就无从谈起。近年来行业联盟在推动接口标准化方面取得了显著进展。其中最具影响力的是UCIeUniversal Chiplet Interconnect Express联盟。UCIe旨在定义一个开放的、可互操作的Chiplet间互连标准覆盖物理层、协议层等。其创始成员包括英特尔、AMD、台积电、日月光等巨头几乎涵盖了半导体产业链的各个环节。UCIe标准定义了两种封装级别标准封装利用现有先进的有机基板技术和先进封装利用硅中介层或EMIB等2.5D/3D技术为不同性能和成本需求的应用提供了选择。另一个重要的标准是CXLCompute Express Link。虽然CXL最初是为CPU与加速器、内存扩展器之间的高速缓存一致性互连而设计但其协议层正被考虑作为Chiplet间互连的上层协议。例如UCIe的协议层就可以搭载CXL协议从而实现Chiplet间高效、缓存一致的数据交换这对于构建异构计算系统至关重要。除了互连标准测试、电源管理和裸片Die间接口的标准化也在同步推进。只有建立起一套完整的标准体系才能让设计公司放心地从第三方购买或向市场提供Chiplet真正繁荣Chiplet生态系统。3.2 设计方法学与EDA工具链的变革Chiplet的设计流程与传统SoC设计有显著不同对电子设计自动化EDA工具提出了新的要求。首先系统级架构探索变得空前重要。设计师需要在早期就决定系统要拆分成几个Chiplet每个Chiplet承载什么功能采用什么工艺使用哪种互连和封装技术这需要能够进行跨芯片、跨工艺、跨封装的协同仿真和性能、功耗、面积PPA分析的工具。其次物理实现挑战巨大。对于2.5D/3D封装设计工具需要能够处理硅中介层或硅桥如英特尔的EMIB上的超精细布线以及数以万计的微凸块和TSV。芯片与封装必须协同设计Co-Design因为封装上的信号传输延迟和损耗可能已经与芯片内部互连处于同一量级不能再被忽略。第三测试与验证复杂度激增。一个多Chiplet系统中每个Chiplet在集成前都需要进行已知合格芯片KGD测试。集成后还需要进行系统级测试以确保Chiplet间的互连工作正常。这催生了新的测试架构例如在每个Chiplet边界设计专用的测试访问端口以便在封装后仍能对互连进行诊断和测试。目前主流EDA厂商如新思科技、楷登电子都在积极开发支持Chiplet设计的新工具和流程涵盖从架构探索、协同设计、物理实现到签核验证的全链条。对于设计团队而言尽早采用并适应这套新的工具链和方法学是成功实现Chiplet设计的关键。4. Chiplet的典型应用场景与实现案例深度剖析4.1 高性能计算HPC与数据中心CPU这是Chiplet技术最早开花结果的领域AMD的EPYC霄龙和Ryzen锐龙处理器是教科书般的案例。以AMD的Zen2架构为例其核心是一个采用7nm先进工艺制造的计算芯片CCD内部包含8个CPU核心和共享的三级缓存。而负责与内存、PCIe设备及其他CPU通信的IO芯片cIOD则采用了相对成熟、成本更低的12nm工艺制造。一个EPYC处理器可以封装多达8个CCD和1个cIOD。这种设计带来了多重好处1将昂贵的7nm工艺仅用于最需要性能的计算核心大幅降低了超大尺寸芯片的制造成本和良率风险2可以灵活组合CCD数量快速衍生出从16核到64核的不同产品型号3IO部分采用成熟工艺保证了其稳定性和可靠性这对服务器至关重要。英特尔在其最新的至强可扩展处理器如Sapphire Rapids中也广泛采用了Chiplet英特尔称之为“Tile”设计将多个计算Tile、IO Tile和加速器Tile通过EMIB嵌入式多芯片互连桥技术集成在一起。这些案例清晰地表明在高性能计算领域Chiplet已成为提升算力密度、控制成本、实现产品多样化的必然选择。4.2 人工智能AI与专用加速器AI芯片特别是训练大模型所需的超大规模AI加速器是推动Chiplet和先进封装向极限发展的另一股核心力量。AI计算对内存带宽的需求是“饥渴”级别的。传统的GPU架构中计算核心的性能增长远快于内存带宽的提升形成了“内存墙”。Chiplet结合2.5D/3D封装为打破这堵墙提供了利器。最典型的应用就是将AI计算Chiplet与高带宽内存HBM通过硅中介层集成在一起。HBM本身也是通过3D堆叠多个DRAM裸片而成再与计算裸片并排放置在中介层上。这种紧密集成使得HBM能提供高达每秒数TB的惊人带宽是传统GDDR6内存的数倍从而充分释放AI计算核心的潜力。更进一步一些前沿研究正在探索存算一体架构将计算单元直接与存储器堆叠在一起实现数据在存储单元内部或近处进行计算彻底消除数据搬运的功耗和延迟。这种极致的集成必须依赖3D Chiplet技术才能实现。注意事项AI芯片采用Chiplet和先进封装带来了极高的热流密度。计算Chiplet和HBM堆叠在一起发热非常集中。如何设计高效的散热方案如均热板、微通道液冷将热量及时导出是确保芯片稳定运行和寿命的关键其散热设计往往比芯片本身的设计更具挑战性。4.3 异构集成与系统级封装SiPChiplet的思想也深刻影响了移动设备、物联网等对尺寸和集成度要求极高的领域其表现形式常被称为系统级封装SiP。例如在一部高端智能手机的主板中你可能看不到传统意义上巨大的“Chiplet”但SiP技术无处不在将应用处理器、内存LPDRAM、闪存UFS堆叠在一起的PoPPackage on Package封装将射频前端模块包含功率放大器、滤波器、开关等集成在一个封装内的射频SiP。这些都可以看作是Chiplet理念在特定领域的应用——将不同工艺、不同功能的芯片元件通过封装技术集成节省面积提升性能。未来随着硅光子学、毫米波射频等技术的发展我们甚至可能看到将硅基CMOS芯片、光子芯片、化合物半导体芯片如GaN集成在一个封装内的“超级”异构系统。Chiplet为实现这种“超越摩尔”的集成提供了可行的技术路径。5. 挑战、趋势与从业者视角5.1 当前面临的主要工程挑战尽管前景广阔但大规模采用Chiplet仍面临一系列严峻的工程挑战测试与良率管理如何确保每个第三方Chiplet都是“已知合格芯片”KGD封装后如何测试Chiplet间数以万计的高速互连如何定位封装体内某个Chiplet的故障这需要全新的测试策略和设计内建测试DFT架构。热管理与功耗多个高性能Chiplet密集集成热流密度极高会产生严重的“热点”。热膨胀系数不匹配可能导致封装应力影响可靠性。需要从架构、物理设计到封装、散热方案的全局热协同设计。信号与电源完整性Chiplet间的高速信号速率可达数十Gbps甚至更高在穿越封装互连时会面临严重的衰减、串扰和反射。同时为多个Chiplet提供干净、稳定的电源网络也极具挑战。这要求精密的信号和电源完整性SI/PI仿真与分析。成本与供应链先进封装如CoWoS的成本非常高昂。同时供应链从单一的晶圆制造封装变为需要协调多个Chiplet供应商、中介层制造、封装测试等多个环节复杂度和管理风险增加。安全与信任当使用来自不同供应商的Chiplet时如何确保其中没有硬件木马如何保护Chiplet间传输的敏感数据硬件安全成为必须从设计之初就考虑的问题。5.2 未来发展趋势与生态展望展望未来Chiplet的发展将呈现以下几个清晰趋势首先标准化进程将加速并走向统一。UCIe等标准将逐渐成熟并被广泛采纳形成类似PCIe在板卡互联领域的地位。这将降低设计门槛催生专业的第三方Chiplet设计公司IP供应商的硬件化形成一个繁荣的Chiplet交易市场。其次EDA工具和设计流程将全面升级。支持3DIC和异构集成的设计平台将成为主流提供从系统架构、协同设计、物理实现到多物理场热、力、电仿真的全流程解决方案。掌握这些新工具和方法学将成为硬件工程师的核心竞争力。第三先进封装技术持续创新。封装将从“连接”走向“融合”。硅桥、混合键合Hybrid Bonding等技术的普及将使Chiplet间的互连密度和能效比进一步提升模糊芯片与封装的界限真正实现“芯片即系统”。最后应用场景从高端向主流渗透。随着技术成熟和成本下降Chiplet将不再仅仅是服务器和AI芯片的专利会逐步向高端移动设备、汽车电子、甚至消费级产品扩展成为应对多样化、定制化芯片需求的主流方案。从我个人的观察和与同行交流的经验来看Chiplet不仅仅是一项技术更是一场设计理念和产业分工的变革。它要求工程师具备更系统级的视角不仅要懂芯片设计还要懂封装、懂热、懂信号完整性。对于从业者而言尽早跳出单一芯片设计的思维定式去学习系统架构、先进封装和相关的EDA工具是在这场变革中保持领先的关键。这个领域目前机会很多但挑战也大正是那种“痛并快乐着”的技术前沿。